Perpustakaan yang ditulis dalam Verilog
axis_udp
Repositori ini berisi implementasi sederhana tumpukan UDP/IP dengan antarmuka AXI-Stream 64-bit. Permintaan ICMP dan ARP didukung sebagian. Proyek ini diuji pada Xilinx 7-series FPGA dengan 10G Ethernet MAC IP-core.
- 12
- MIT
gowin_flipflop_drainer
Sebuah test case untuk stress testing Tang Nano 4K dan 9K dan Primer 20K (Gowin FPGAs).
- 11
ULX3S_FPGA_Camera_Streaming
File desain Verilog dan file Icestudio untuk streaming kamera OV7670 menggunakan ULX3S FPGA Board.
- 10
- MIT
FPGA_Asynchronous_FIFO
Implementasi FIFO dengan domain jam yang berbeda untuk membaca dan menulis..
- 9
- MIT
ULX3S_FPGA_Sobel_Edge_Detection_OV7670
File desain Verilog dan file Icestudio untuk Sobel Edge Detection dengan kamera OV7670 menggunakan ULX3S FPGA Board.
- 8
- MIT
dbus_ti_link_uart_verilog
Implementasi Verilog dbus (TI transfer bus) dan menjembatani ke UART. Tautan berkinerja tinggi dengan kalkulator TI seperti TI-89..
- 8
- MIT
USBKeyboard
Interfaz direct with teclados USB en Verilog con control the Leds of the terclado and conversi on PS/2..
- 8
HDMI_testikuva
Implementasi Sipeed Tang Nano 4K FPGA dari gambar penyetelan statis yang saya tonton di TV saat kecil..
- 6
clash-pong
Pong di Haskell / Clash, berjalan sebagai perangkat lunak menggunakan SDL dan sebagai perangkat keras yang menargetkan FPGA.
- 6
- MIT