Lib dengan tag "Systemverilog"

clash-ghc

Haskell ke kompiler VHDL/Verilog/SystemVerilog.
  • 1.3k
  • Haskell
  • BSD 2-clause "Simplified"

verible

Verible adalah seperangkat alat pengembang SystemVerilog, termasuk parser, style-linter, formatter, dan server bahasa.
  • 965
  • C++
  • Apache License 2.0

hdmi

Kirim video/audio melalui HDMI pada FPGA.

axi

AXI SystemVerilog modul IP yang dapat disintesis dan infrastruktur verifikasi untuk komunikasi on-chip berkinerja tinggi.

edalize

Pustaka abstraksi untuk menghubungkan alat EDA.
  • 529
  • Python
  • BSD 2-clause "Simplified"

slang

Kompiler SystemVerilog dan layanan bahasa (oleh MikePopoloski).

sv2v

konversi SystemVerilog ke Verilog.
  • 390
  • Haskell
  • BSD 3-clause "New" or "Revised"

vscode-terosHDL

VHDL dan Verilog/SV IDE: state machine viewer, linter, dokumentasi, snippet... dan banyak lagi!.
  • 389
  • JavaScript
  • GNU General Public License v3.0 only

svls

Server bahasa SystemVerilog.

sv-parser

Pustaka parser SystemVerilog sepenuhnya kompatibel dengan IEEE 1800-2017.
  • 335
  • Rust
  • GNU General Public License v3.0

pymtl3

Pymtl 3 (Mamba), kerangka pembuatan, simulasi, dan verifikasi perangkat keras berbasis Python open-source.
  • 295
  • Python
  • BSD 3-clause "New" or "Revised"

Surelog

SystemVerilog 2017 Pra-prosesor, Parser, Elaborator, Kompiler UHDM. Menyediakan Desain IEEE/TB C/C++ VPI dan Python AST API. Mengkompilasi di Linux gcc, Windows msys2-gcc & msvc, OsX (oleh chipsalliance).
  • 284
  • C++
  • Apache License 2.0

hdlConvertor

Preprosesor parser Verilog/VHDL yang cepat dan pembuat kode untuk C++/Python berdasarkan ANTLR4.

svlint

SistemVerilog linter.

rggen

Alat penghasil kode untuk konfigurasi dan register status.

veryl

Veryl: Bahasa Deskripsi Perangkat Keras Modern.
  • 188
  • Rust
  • GNU General Public License v3.0

hdl_checker

Menggunakan kembali alat HDL yang ada untuk membantu menulis kode yang lebih baik.
  • 172
  • Python
  • GNU General Public License v3.0 only

open-register-design-tool

Alat untuk menghasilkan register RTL, model, dan dokumen menggunakan input SystemRDL atau JSpec.

FPGA-SDcard-Reader

An FPGA-based SD-card reader to read files from FAT16 or FAT32 formatted SD-cards. 基于FPGA的SD卡读取器，可以从FAT16或FAT32格式的SD卡中读取文件。.

veridian

Server Bahasa SystemVerilog.

BrianHG-DDR3-Controller

DDR3 Controller v1.60, 16 port baca/tulis, lebar yang dapat dikonfigurasi, prioritas, ukuran auto-burst & cache pada setiap port. Pengontrol video multijendela VGA/HDMI dengan lapisan campuran alfa. Dokumen & TB disertakan..

cheshire

SoC RISC-V 64-bit berkemampuan Linux minimal yang dibangun di sekitar CVA6 (oleh platform pulp).

fpu

IEEE 754 floating point library di system-Verilog dan vhdl (oleh taneroksuz).
  • 34
  • VHDL
  • Apache License 2.0

spi-to-axi-bridge

Jembatan SPI ke AXI4-lite untuk memudahkan antarmuka bank register airhdl dengan mikrokontroler apa pun.
  • 21
  • VHDL
  • Apache License 2.0

fsm2sv

Pembangkit SystemVerilog FSM.
  • 15
  • Python
  • BSD 3-clause "New" or "Revised"

libsv

Pustaka IP perangkat keras digital SystemVerilog dengan sumber terbuka dan berparameter.

friscv

Implementasi CPU RISCV di SystemVerilog.

teroshdl-documenter-demo

Ini adalah contoh bagaimana TerosHDL dapat menghasilkan proyek dokumentasi Anda dari baris perintah. Sehingga Anda dapat mengintegrasikannya ke dalam alur kerja CI Anda..

rggen-sv-rtl

Modul RTL SystemVerilog umum untuk RgGen.

mips_cpu

MIPS Siklus Tunggal 32 bit.